Lorsqu’une machine est programmée, le programmeur utilise certaines commandes primitives ou instructions machine particulières. Celles-ci sont généralement appelées jeux d’instructions d’un ordinateur.
Tableau de comparaison
| Base de comparaison | RISC | CISC |
|---|---|---|
| L'accent sur | Logiciel | Matériel |
| Comprend | Horloge unique | Multi-horloge |
| Taille du jeu d'instructions | Petit | Grand |
| Formats d'instruction | format fixe (32 bits) | Formats variables (16 à 64 bits par instruction). |
| Modes d'adressage utilisés | Limité à 3-5 | 12-24 |
| Registres d'usage général utilisés | 32-192 | 8-24 |
| Inférences de la mémoire | S'inscrire pour s'inscrire | Mémoire à mémoire |
| Conception de cache | Fractionner le cache de données et le cache d'instructions. | Cache unifié pour les instructions et les données. |
| Taux d'horloge | 50-150 MHz | 33-50 MHz |
| Cycles par instruction | Cycle unique pour toutes les instructions et IPC moyen <1, 5. | IPC entre 2 et 15. |
| Contrôle du CPU | Câblé sans mémoire de contrôle. | Microcodé en utilisant la mémoire de contrôle (ROM). |
Définition de RISC
Ordinateurs à jeux d'instructions réduits (RISC): les jeux d'instructions contiennent généralement moins de 100 instructions et utilisent un format d'instructions fixe (32 bits). Il utilise quelques modes d'adressage simples. Des instructions basées sur un registre sont utilisées, ce qui signifie qu'un mécanisme de registre à registre est utilisé. LOAD / STORE sont les seules instructions indépendantes pour accéder à la mémoire.
Pour améliorer la vitesse de changement de contexte, un fichier de registre volumineux est utilisé. La simplicité des jeux d’instructions a conduit à l’implémentation de processeurs complets sur une seule puce VLSI. Les avantages supplémentaires sont un taux d’horloge plus élevé, un IPC plus faible qui régit les cotes élevées MIPS des processeurs RISC / superscalaires disponibles.
Définition de l'ICCA
Ensemble d'instructions complexes (CISC) contient environ 120 à 350 instructions. Il utilise des formats d'instruction / données variables, mais un petit ensemble de registres à usage général, à savoir 8-24. La raison des grands jeux d'instructions est l'utilisation d'instructions à format variable. Un grand nombre d'opérations de référence de mémoire sont exécutées en utilisant un nombre énorme de modes d'adressage.
L'architecture CISC utilise directement les instructions HLL dans le matériel et les microprogrammes. Le cache unifié est utilisé dans l'architecture CISC traditionnelle, qui contient à la fois des données et des instructions et utilise le chemin commun.
Principales différences entre RISC et CISC
- Dans RISC, la taille du jeu d'instructions est petite, tandis que dans CISC, la taille du jeu d'instructions est grande.
- RISC utilise un format fixe (32 bits) et la plupart du temps des instructions basées sur des registres, tandis que CISC utilise des formats variables allant de 16 à 64 bits par instruction.
- RISC utilise une seule horloge et un mode d'adressage limité (c'est-à-dire 3-5). D'autre part, CISC utilise plusieurs modes d'adressage de 12 à 24 horloges.
- Le nombre de registres à usage général utilisés par RISC est compris entre 32 et 192. Au contraire, l'architecture du CDCI utilise 8-24 GPR.
- Le mécanisme de mémoire de registre à registre est utilisé dans RISC avec des instructions indépendantes LOAD et STORE. En revanche, le CISC utilise un mécanisme de mémoire à mémoire pour effectuer des opérations, ainsi que des instructions LOAD et STORE incorporées.
- RISC a une conception de cache de données et d'instructions divisée. Par contre, CISC utilise un cache unifié pour les données et les instructions, bien que les dernières conceptions utilisent également des caches divisés.
- La plupart du contrôle du processeur dans RISC est câblé sans mémoire de contrôle. Inversement, le CISC est microcodé et utilise une mémoire de contrôle (ROM), mais le CISC moderne utilise également un contrôle câblé.
Conclusion
Les instructions de l'ICCA sont complexes et ont tendance à être plus lentes que RISC, mais utilisent moins de cycles avec moins d'instructions.
